IBM ha anunciado el desarrollo de una nueva técnica de construcción de circuitos integrados (Integrated circuits-ICs) de 3 dimensiones que permitirá la mejora del rendimiento de los chips, su funcionalidad y su densidad. Esta nueva técnica es un paso esencial hacia la realización de chips de alto rendimiento de 3D.
Hoy día, los chips son bidimensionales: los transistores se sitúan en un plano y un sistema multicapa de cables es utilizado para conectar las diferentes partes del chip. Al abrir una tercera dimensión, se crean nuevas oportunidades para incrementar su rendimiento, su funcionalidad y su densidad. Esto es posible reduciendo la longitud de los cables que conectan los transistores e incrementado el ancho de banda entre la memoria y la lógica; facilitando la integración de materiales heterogéneos, dispositivos y señales en un mismo chip y añadiéndole más transitores.
«Tradicionalmente, la disminución del tamaño del transistor y de la longitud de los cables permitía la producción de chips más rápidos y con mayor potencia», según Dr. John Warlaumont, director de Silicon Technology IBM Research. «Sin embargo, cada vez es más difícil conseguir un mayor rendimiento a escala tradicional porque las dimensiones de los transistores están alcanzando sus limitaciones físicas. La nueva técnica de construcción de circuitos integrados de 3 dimensiones desarrollada por IBM abre nuevas oportunidades para el perfeccionamiento del rendimiento de los chips».
A pesar de las ventajas del chip de 3D, éste no ha sido adoptado todavía como una corriente tecnológica debido principalmente a los retos que supone el inicio de la fabricación de este circuito. Por ejemplo, muchos grupos de investigación toman la parte más baja del chip como el inicio de la construcción de circuitos de 3D, en el que cada desarrollo de las capas es realizado de forma secuencial. Desafortunadamente, la calidad de cada nueva capa de silicio que es depositada en los dispositivos existentes disminuye en relación con la capa de silicio original. Además, muchos de los procesos requeridos para la construcción de cada capa subsecuencial puede degradar al dispositivo, haciendo este acercamiento inadecuado para la tecnología de alto rendimiento.
IBM presentará los detalles de esta nueva técnica en el documento «Electrical Integrity of State-of-the-Art 0.13 um SOI CMOS Devices and Circuits Transferred for Three-Dimensional (3D) Integrated Circuit (IC) Fabrication» en el International Electron Devices Meeting(IEDM) que tendrá lugar en San Francisco del 9 al 11 de diciembre.
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